25.75 USD
Наличие на складе:
Ожидаемое поступление (если вы сделаете заказ прямо сейчас): 04.09.2024; планируемая отправка: 05.09.2024
Ожидаемое поступление (если вы сделаете заказ прямо сейчас): 07.09.2024; планируемая отправка: 08.09.2024
Издательство: | Горячая линия - Телеком |
Дата выхода: | март 2023 |
ISBN: | 978-5-9912-1019-5 |
Тираж: | 500 экземпляров |
Объём: | 688 страниц |
Масса: | 1158 г |
Размеры(В x Ш x Т), см: | 24 x 17 |
Обложка: | твёрдая |
Место в рейтинге продаж: | 484 |
Рассмотрена версия популярного языка проектирования SystemVerilog, предназначенная для моделирования. Достаточно полно описаны основные синтаксические элементы и конструкции языка с точки зрения их практического использования. Каждая конструкция языка сопровождается примером. Изложение материала не привязывается к определенной элементной базе или конкретному программному средству проектирования, поэтому материал книги может использоваться при разработке проектов как на микросхемах ASIC, так и на FPGA(ПЛИС). Язык SystemVerilog полностью наследует язык Verilog и предоставляет новые возможности для разработки больших и сложных проектов на самых верхних уровнях проектирования: системном, абстрактном и уровне транзакций. Кроме того, язык SystemVerilog включает новые языковые конструкции верификации проектов, обеспечивающие новые возможности для описания тестового окружения сложного проекта. В результате получился язык с очень широкими и разнообразными возможностями, которые трудно в деталях описать в одной книге. В предлагаемой книге, в основном, описываются подмножества языка и конструкции языка SystemVerilog, которые предназначены для моделирования: классы, утверждения, функциональное покрытие, рандомизация, а также программы, блоки синхронизации, события, семафоры, почтовые ящики и многое другое.
Для специалистов в области разработки цифровых систем, научных работников, аспирантов, преподавателей и студентов соответствующих специальностей, может использоваться в качестве справочника, а также пособия для самостоятельного изучения языка SystemVerilog.